CY7C1565KV18-500BZXC

CY7C1565KV18-500BZXC は、QDR II+ アーキテクチャを搭載した 1.8 V 同期パイプライン SRAM です。 QDR II アーキテクチャと同様に、QDR II+ アーキテクチャは、メモリ アレイにアクセスするための読み取りポートと書き込みポートの 2 つの個別のポートで構成されます。深さの拡張はポート選択で実現され、各ポートが独立して動作できるようになります。

読み出しポートには読み出し操作をサポートする専用のデータ出力があり、書き込みポートには書き込み操作をサポートする専用のデータ入力があります。 QDR II+ アーキテクチャでは、データ入力とデータ出力が分離されているため、一般的な I/O デバイスに存在するデータ バスの「ターンアラウンド」が完全に不要になります。

各ポートは、共通のアドレス バスを介してアクセスされます。読み取りアドレスと書き込みアドレスのアドレスは、入力 (K) クロックの交互の立ち上がりエッジでラッチされます。 QDR II+ の読み取りポートと書き込みポートへのアクセスは、互いに完全に独立しています。データ スループットを最大化するために、読み取りポートと書き込みポートの両方に DDR インターフェイスが装備されています。

各アドレス ロケーションは、4 つの 36 ビット ワード (CY7C1565KV18) に関連付けられており、デバイスに連続的にバーストインまたはデバイスからバーストアウトします。データは両方の入力クロック (K と K) の立ち上がりエッジごとにデバイスの内外に転送されるため、バスの「ターンアラウンド」をなくすことでシステム設計を簡素化しながら、メモリ帯域幅を最大化します。

製品の特徴